Auto Place And Route

Auto Place And Route – Einige Digitaldesign- und Verifikationsingenieure stellen sich vor, dass ihre Kollegen, die an Analog/Mixed-Signal (AMS)-Chips arbeiten, neidisch sind. Schließlich profitiert der digitale Entwicklungsstrom seit vielen Jahren von der zunehmenden Automatisierung und höheren Abstraktionsebenen. Manuell erstellte Einheiten und manuelles Zusammenschalten wurden durch logische Synthese und vollautomatisierte Platzierung und Route ersetzt. SPICE-Läufe und -Simulationen auf Straßenebene wurden fast vollständig durch ausgeklügelte objektorientierte Testbenches ersetzt, die automatisch Verifizierungstests generieren. Obwohl sich auch die AMS-Designtools weiterentwickelt haben, war der Fortschritt viel langsamer. Digital Engineers könnten annehmen, dass ihre AMS-Kollegen eine stärker automatisierte Lösung wollten.

Wenn es um Speicherdesign und -verifizierung geht, ist an dieser Annahme viel Wahres dran. Jüngste Innovationen haben zur „Digitalisierung“ wichtiger Teile des Gedächtnisentwicklungsflusses geführt. Wie in einem kürzlich erschienenen Blogbeitrag erwähnt, setzt die Nachfrage nach mehr Speicher und mehr anwendungsspezifischen Varianten von Speicherchips die Entwicklungsteams unter enormen Druck. Die einzige Lösung besteht darin, den Entwicklungsprozess „nach links zu verschieben“, einschließlich der Verwendung von Design- und Verifizierungstechniken, die sich im digitalen Bereich bewährt haben. Während das Core-Speicherarray weiterhin unter Verwendung herkömmlicher Techniken entwickelt wird, ist ein Großteil der Edge-of-Array-Schaltungen außerhalb der Leseverstärker stärker auf digitales Design ausgerichtet als AMS. Die Verwendung digitaler Techniken für Peripheriespeicher ist sowohl logisch als auch praktisch.

Auto Place And Route

Eine effektive Lösung zur Digitalisierung der Gedächtnisentwicklung muss aus mehreren Elementen bestehen. Die digitale Entwurfsumgebung und die AMS-Entwurfssuite sollten eng gekoppelt sein, was ein nahtloses Entwerfen/Platzieren/Routing von digitalen Blöcken in der Speicherperipherie von der kundenspezifischen Entwurfsumgebung aus ermöglicht. Sobald das Projekt abgeschlossen ist, automatisiert die zeitkritische Platzierung und das Routing der Edge-Logik sowohl einen traditionell manuellen Prozess als auch ersetzt langwierige Analysezyklen durch einen integrierten Ablauf. Durch die Berücksichtigung des statischen Timings während der Platzierung und des Routings sollte die Konvergenz zu den gewünschten Leistungs-, Flächen- und Leistungszielen (PPA) für den Speicher schneller und besser vorhersagbar sein. Human-Layout-Experten können ihre Zeit damit verbringen, sich auf die Kernmatrix statt auf die Peripherie zu konzentrieren.

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In Bezug auf die Verifikation ermöglicht der digitale Fluss darüber hinaus eine effiziente Verifikation von Speicherdatenpfaden mithilfe von Co-Simulation und digitalen Prüfständen. Durch die Verwendung der digitalen Abstraktion von Speicherdatenpfaden und das selektive Umschalten auf analoge Anzeigen für kritische Blöcke und Zeiträume während der Simulation kann die Ausführungszeit der Datenpfadverifizierung erheblich verbessert werden. Dieser Hybrid-Stream bietet viele weitere Vorteile, einschließlich der Verwendung von Rauschen auf AMS-Ebene und Signalintegritätsanalyse in Kombination mit statischem Timing. Das Ergebnis ist eine Qualitätscharakterisierung der Signierung, Validierung und Verifizierung des gesamten Speicherchips, sowohl der Kernmatrix als auch der peripheren Logik.

Synopsys bietet eine vollständige, robuste Lösung für Speicherdesign und -verifizierung, einschließlich der Digitalisierung wichtiger Schritte im Ablauf. Das gemeinsame Design der digitalen Teile und der AMS-Teile wird von der Synopsys Custom Design Family und der Synopsys Digital Design Family bereitgestellt. Entwickler können nach Möglichkeit digitale Implementierungstechniken nutzen, ohne manuell optimierte Layouts für Speicherzellen und Leseverstärker zu opfern.

Mit dem benutzerdefinierten Compiler von Synopsys können Platzierungs- und Routing-Ingenieure das Chip-Layout definieren und dann kritische Zellen oder Gitter manuell platzieren. Der Rest der Peripherielogik kann mit Synopsys Fusion Compiler oder Synopsys IC Compiler II automatisch platziert und geroutet werden. Dies reduziert die Ortungs- und Routingzeit von Tagen auf Stunden, ohne QoR zu reduzieren. Darüber hinaus automatisiert die Clock-Tree-Synthese den traditionell langwierigen Prozess der Taktverdrahtung. Wenn Engineering Change Orders (ECOs) auf das Projekt angewendet werden müssen, dauert dieser Schritt Minuten, nicht Stunden. Darüber hinaus arbeitet Synopsys eng mit großen Speicheranbietern zusammen, um sicherzustellen, dass der zeitkritische Seiten- und Routing-Prozess Zuverlässigkeit und Alterungseffekte berücksichtigt.

Zur Verifizierung bietet Synopsys PrimeSim Continuum einen einheitlichen Workflow der Simulationstechnologie der nächsten Generation, vom Goldstandard SPICE bis FastSPICE. Die PrimeSim-VCS-Co-Simulation kombiniert analoge und digitale Simulatoren, um eine leistungsstarke Mixed-Signal-Simulation bereitzustellen. Es bietet auch die Möglichkeit, in einer Co-Simulation dynamisch zwischen digitaler und analoger Ansicht hin und her zu wechseln. Dies ermöglicht eine sehr schnelle Simulation, indem digitale Blockansichten verwendet werden und einige dieser Ansichten mit SPICE nur während Simulationsperioden ausgetauscht werden, wenn SPICE-Genauigkeit erforderlich ist. Diese als Real Time View Swapping (RTVS) bezeichnete Funktion bietet dem Inspektionsingenieur optimale Flexibilität, um während der Memory Lane-Simulation ein Gleichgewicht zwischen Genauigkeit und Ausführungsgeschwindigkeit zu finden.

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Speicherentwicklungsteams werden ständig aufgefordert, komplexere Chipvarianten zu entwerfen, und sie können die anspruchsvollen Zeitpläne einfach einhalten, indem sie so viel Design- und Verifikationsaufwand wie möglich früher im Projektplan verlagern. Diese Teams können die jahrelange Erfahrung von Digital Chips bei der Automatisierung wichtiger Teile des Entwicklungsablaufs nutzen und die gleichen Techniken auf Teile des Speichers außerhalb des Hauptarrays anwenden. Synopsys führt diesen Digitalisierungsprozess an und stellt die notwendige Automatisierung bereit, während es eng an die AMS-Design- und Verifizierungstechniken anknüpft, die für den Kern verwendet werden. Neue und neue Speicher können viel effizienter entwickelt werden, indem weniger Ressourcen verwendet werden und gleichzeitig die Markteinführungszeit verkürzt wird.

Die Branche gewinnt an Boden, wenn es darum geht zu verstehen, wie sich die Alterung auf die Zuverlässigkeit auswirkt, aber mehr Variablen erschweren die Korrektur.

Die Überprüfung eines Prozessors ist viel komplexer als bei einem ASIC vergleichbarer Größe, und RISC-V-Prozessoren bringen dies auf eine andere Ebene der Komplexität.

Sicherzustellen, dass Ihr Produkt den besten RISC-V-Prozessorkern enthält, ist keine leichte Entscheidung, und die heutigen Tools sind dieser Aufgabe nicht gewachsen.

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Buddy And I Ran The Same Route, Started The Same Place, Ran The Same Pace, Finished Together, Yet He’s 6s/mi Behind, And His Start/stop Is Late And Early. Any Ideas On Why

Ein Tag mit dem angegebenen Zweignamen ist bereits vorhanden. Viele Git-Befehle akzeptieren Tag-Namen und Verzweigungen, sodass das Erstellen dieser Verzweigung zu unerwartetem Verhalten führen kann. Möchten Sie diese Verzweigung wirklich erstellen?

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Es sind einige Arbeiten zur Unterstützung von Xilinx-Geräten im Gange, dies ist jedoch kein Upstream und derzeit nicht für Endbenutzer vorgesehen. Wir hoffen, dass in Zukunft weitere FPGA-Familien unterstützt werden. Wir helfen Ihnen gerne bei der Entwicklung dieses großartigen neuen Projekts!

Google Maps Tricks You Need To Try

Hier ist ein Screenshot von nextpnr für iCE40. Bauanleitungen und Starthinweise finden Sie weiter unten.

(Verwenden Sie die Schaltflächen der Symbolleiste oder die Python-Befehlskonsole, um Aktionen wie Packen, Platzieren, Weiterleiten und Schreiben von Ausgabedateien auszuführen.)

Ein Beispiel für die Verwendung des generischen Streams finden Sie in generisch/Beispiele. Siehe auch die Common Architecture-Dokumente.

Die Nextpnr-GUI wird nicht standardmäßig erstellt, um die Anzahl der Abhängigkeiten für einen standardmäßigen Headless-Build zu reduzieren. Um es zu aktivieren, fügen Sie hinzu

Jeff Pederson, Author At Pedal Down Promotions

Dateien). Dies kann nützlich sein, wenn Sie Cloud-Instanzen mit begrenzter Zeit aktualisieren oder in Situationen, in denen Python keine Module verwenden kann. Erstellen Sie dazu die Architektur als eigenständiges Projekt, das die Chipdatenbank selbst erstellt. Zum Beispiel für iCE40:

Im Folgenden wird ein Debug-Build der iCE40-Architektur ohne GUI, ohne Python-Unterstützung, ohne HeAP-Analyseplatzierung und nur mit HX1K-Unterstützung ausgeführt:

Der HeAP-Location-Solver kann optional OpenMP zur Beschleunigung verwenden

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